TY  - RPRT
T1  - Parallelmultiplizierer : schnelle, platzeffiziente Algorithmen - VLSI-gerechte Realisierungen
T3  - Saarbrücken, 1982
A1  - Becker,Bernd
Y1  - 2011/08/02
N2  - Die Entwicklung eines 32-bit Multiplizierchips (für Integer-Zahlen dargestellt im 2-Komplement) ist Ausgangs- und Zielpunkt der hier angestellten Überlegungen. Zuerst gehen wir kurz auf den theoretischen Hintergrund ein und geben dann 4 Algorithmen an, in denen die wichtigsten Methoden zum Parallelmultiplizieren exemplarisch vorgestellt werden. Im einzelnen sind dies:
1) Matrix-Multiplizierer
2) Iteratives Array
3) Modifizierter Booth-Algorithmus mit Wallace-Tree
4) Redundante Zahlendarstellung und binärer Baum
Wir versuchen bei allen Algorithmen, theoretische Güte und praktische Qualität gegenüberzustellen und daraus am Ende ein Fazit für die konkrete Aufgabe (32-bit Multiplizierer) zu ziehen

CY  - Saarbrücken
PB  - Universitäts- und Landesbibliothek
AD  - Postfach 151141, 66041 Saarbrücken
UR  - http://scidok.sulb.uni-saarland.de/volltexte/2011/4064
ER  -