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Report (Bericht) zugänglich unter
URN: urn:nbn:de:bsz:291-scidok-40645
URL: http://scidok.sulb.uni-saarland.de/volltexte/2011/4064/


Parallelmultiplizierer : schnelle, platzeffiziente Algorithmen - VLSI-gerechte Realisierungen

Becker, Bernd

Quelle: (1982) Saarbrücken, 1982
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Institut: Fachrichtung 6.2 - Informatik
DDC-Sachgruppe: Informatik
Dokumentart: Report (Bericht)
Schriftenreihe: Bericht / A / Fachbereich Angewandte Mathematik und Informatik, Universität des Saarlandes
Bandnummer: 1982/12
Sprache: Deutsch
Erstellungsjahr: 1982
Publikationsdatum: 02.08.2011
Kurzfassung auf Deutsch: Die Entwicklung eines 32-bit Multiplizierchips (für Integer-Zahlen dargestellt im 2-Komplement) ist Ausgangs- und Zielpunkt der hier angestellten Überlegungen. Zuerst gehen wir kurz auf den theoretischen Hintergrund ein und geben dann 4 Algorithmen an, in denen die wichtigsten Methoden zum Parallelmultiplizieren exemplarisch vorgestellt werden. Im einzelnen sind dies:
1) Matrix-Multiplizierer
2) Iteratives Array
3) Modifizierter Booth-Algorithmus mit Wallace-Tree
4) Redundante Zahlendarstellung und binärer Baum
Wir versuchen bei allen Algorithmen, theoretische Güte und praktische Qualität gegenüberzustellen und daraus am Ende ein Fazit für die konkrete Aufgabe (32-bit Multiplizierer) zu ziehen
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